SPC5634MF2MLQ80 32-Bit-Mikrocontroller – MCU NXP 32-Bit-MCU, Power Arch-Kern, 1,5 MB Flash, 80 MHz, -40/+125 °C, Automobilqualität, QFP 144
♠ Produktbeschreibung
| Produkteigenschaften | Attributwert |
| Hersteller: | NXP |
| Produktkategorie: | 32-Bit-Mikrocontroller – MCU |
| RoHS: | Details |
| Serie: | MPC5634M |
| Montageart: | SMD/SMT |
| Verpackung/Koffer: | LQFP-144 |
| Kern: | e200z3 |
| Programmspeichergröße: | 1,5 MB |
| Daten-RAM-Größe: | 94 kB |
| Datenbusbreite: | 32 Bit |
| ADC-Auflösung: | 2 x 8 Bit/10 Bit/12 Bit |
| Maximale Taktfrequenz: | 80 MHz |
| Anzahl der E/As: | 80 E/A |
| Versorgungsspannung - Min: | 1,14 V |
| Versorgungsspannung - Max: | 1,32 V |
| Minimale Betriebstemperatur: | - 40 °C |
| Maximale Betriebstemperatur: | + 150 °C |
| Qualifikation: | AEC-Q100 |
| Verpackung: | Tablett |
| Analoge Versorgungsspannung: | 5,25 V |
| Marke: | NXP Semiconductors |
| Daten-RAM-Typ: | SRAM |
| E/A-Spannung: | 5,25 V |
| Feuchtigkeitsempfindlich: | Ja |
| Produkt: | MCU |
| Produkttyp: | 32-Bit-Mikrocontroller – MCU |
| Programmspeichertyp: | Blitz |
| Fabrikpackungsmenge: | 60 |
| Unterkategorie: | Mikrocontroller - MCU |
| Watchdog-Timer: | Watchdog-Timer |
| Teile-Aliase: | 935311091557 |
| Stückgewicht: | 1,319 g |
♠ 32-Bit-Mikrocontroller - MCU
Diese 32-Bit-Automobil-Mikrocontroller gehören zu einer Familie von System-on-Chip (SoC)-Bausteinen, die alle Funktionen der MPC5500-Familie und viele neue Funktionen kombiniert mit leistungsstarker 90-nm-CMOS-Technologie bieten. Dies ermöglicht eine deutliche Kostensenkung pro Funktion und eine signifikante Leistungssteigerung. Der fortschrittliche und kosteneffiziente Host-Prozessorkern dieser Automobil-Controller-Familie basiert auf der Power Architecture®-Technologie. Diese Familie enthält Verbesserungen, die die Architektur für eingebettete Anwendungen optimieren, zusätzliche Befehlsunterstützung für die digitale Signalverarbeitung (DSP) bieten und Technologien wie eine verbesserte Zeitprozessoreinheit, einen verbesserten Analog-Digital-Wandler (AWD), ein Controller Area Network (CNA) und ein verbessertes modulares Ein-/Ausgabesystem (MIO) integrieren, die für moderne Antriebsstranganwendungen der unteren Preisklasse wichtig sind. Diese Bausteinfamilie ist eine vollständig kompatible Erweiterung der MPC5500-Familie von Freescale. Der Baustein verfügt über eine einstufige Speicherhierarchie mit bis zu 94 KB On-Chip-SRAM und bis zu 1,5 MB internem Flash-Speicher. Der Baustein bietet außerdem eine externe Busschnittstelle (EBI) zur Kalibrierung. Diese externe Busschnittstelle wurde entwickelt, um die meisten Standardspeicher zu unterstützen, die mit den Familien MPC5xx und MPC55xx verwendet werden.
• Betriebsparameter
— Vollstatischer Betrieb, 0 MHz– 80 MHz (plus 2 % Frequenzmodulation – 82 MHz)
— –40 ℃ bis 150 ℃ Sperrschichttemperatur-Betriebsbereich
— Niedrigenergie-Design
– Weniger als 400 mW Verlustleistung (nominal)
– Entwickelt für dynamisches Energiemanagement von Kern und Peripheriegeräten
– Softwaregesteuertes Clock-Gating von Peripheriegeräten
– Stoppmodus mit niedrigem Stromverbrauch, bei dem alle Uhren angehalten werden
— Hergestellt im 90-nm-Prozess
— 1,2 V interne Logik
— Einzelne Stromversorgung mit 5,0 V -10 %/+5 % (4,5 V bis 5,25 V) mit internem Regler zur Bereitstellung von 3,3 V und 1,2 V für den Kern
— Eingangs- und Ausgangspins mit einem Bereich von 5,0 V -10 %/+5 % (4,5 V bis 5,25 V)
– 35 %/65 % VDDE CMOS-Schaltpegel (mit Hysterese)
– Wählbare Hysterese
– Wählbare Anstiegsgeschwindigkeitssteuerung
— Nexus-Pins werden mit 3,3 V versorgt
— Entwickelt mit EMI-Reduzierungstechniken
– Phasenregelkreis
– Frequenzmodulation der Systemtaktfrequenz
– On-Chip-Bypass-Kapazität
– Wählbare Anstiegsrate und Antriebsstärke
• Hochleistungs-Core-Prozessor e200z335
— 32-Bit Power Architecture Book E Programmiermodell
— Verbesserungen bei der Kodierung variabler Länge
– Ermöglicht die optionale Kodierung des Power Architecture-Befehlssatzes in gemischten 16- und 32-Bit-Befehlen
– Führt zu einer geringeren Codegröße
– Einzelausgabe, 32-Bit-Power-Architecture-Technologie-kompatible CPU
— In-Order-Ausführung und Stilllegung
— Präzise Ausnahmebehandlung
— Zweigstellenverarbeitungseinheit
– Dedizierter Addierer zur Berechnung der Zweigstellenadresse
– Verzweigungsbeschleunigung durch Branch Lookahead Instruction Buffer
— Lade-/Speichereinheit
– Ein-Zyklus-Ladelatenz
– Vollständig verrohrt
– Big- und Little-Endian-Unterstützung
– Falsch ausgerichtete Zugangsunterstützung
– Null-Load-to-Use-Pipeline-Blasen
— Zweiunddreißig 64-Bit-Allzweckregister (GPRs)
— Memory Management Unit (MMU) mit vollassoziativem Translation Look-Aside Buffer (TLB) mit 16 Einträgen
— Separater Befehlsbus und Lade-/Speicherbus
— Vektorisierte Interrupt-Unterstützung
— Interrupt-Latenz < 120 ns bei 80 MHz (gemessen von der Interrupt-Anforderung bis zur Ausführung der ersten Anweisung des Interrupt-Ausnahmehandlers)
