SPC5634MF2MLQ80 32-Bit-Mikrocontroller – MCU NXP 32-Bit-MCU, Power Arch-Kern, 1,5 MB Flash, 80 MHz, -40/+125 °C, Automobilqualität, QFP 144
♠ Produktbeschreibung
| Produkteigenschaft | Attributwert |
| Hersteller: | NXP |
| Produktkategorie: | 32-Bit-Mikrocontroller - MCU |
| RoHS: | Einzelheiten |
| Serie: | MPC5634M |
| Montageart: | SMD/SMT |
| Paket/Fall: | LQFP-144 |
| Kern: | e200z3 |
| Größe des Programmspeichers: | 1,5MB |
| Daten-RAM-Größe: | 94 KB |
| Datenbusbreite: | 32-Bit |
| ADC-Auflösung: | 2 x 8-Bit/10-Bit/12-Bit |
| Maximale Taktfrequenz: | 80MHz |
| Anzahl E/As: | 80 E/A |
| Versorgungsspannung - Min.: | 1,14 V |
| Versorgungsspannung - max.: | 1,32 V |
| Minimale Betriebstemperatur: | - 40 C |
| Maximale Betriebstemperatur: | + 150 C |
| Qualifikation: | AEC-Q100 |
| Verpackung: | Tablett |
| Analoge Versorgungsspannung: | 5,25 V |
| Marke: | NXP-Halbleiter |
| Daten-RAM-Typ: | SRAM |
| E/A-Spannung: | 5,25 V |
| Feuchtigkeitsempfindlich: | Ja |
| Produkt: | MCU |
| Produktart: | 32-Bit-Mikrocontroller - MCU |
| Programmspeichertyp: | Blinken |
| Werkspackungsmenge: | 60 |
| Unterkategorie: | Mikrocontroller - MCU |
| Watchdog-Timer: | Watchdog-Timer |
| Teil # Aliase: | 935311091557 |
| Gewichtseinheit: | 1,319 g |
♠ 32-Bit-Mikrocontroller - MCU
Diese 32-Bit-Automobil-Mikrocontroller sind eine Familie von System-on-Chip (SoC)-Geräten, die alle Funktionen der MPC5500-Familie und viele neue Funktionen in Verbindung mit der leistungsstarken 90-nm-CMOS-Technologie enthalten, um eine erhebliche Reduzierung der Kosten pro Funktion und erheblich zu ermöglichen Leistungsverbesserung.Der fortschrittliche und kosteneffiziente Host-Prozessorkern dieser Produktfamilie von Fahrzeugsteuerungen basiert auf der Power Architecture®-Technologie.Diese Familie enthält Verbesserungen, die die Eignung der Architektur für eingebettete Anwendungen verbessern, enthält zusätzliche Befehlsunterstützung für die digitale Signalverarbeitung (DSP), integriert Technologien wie eine verbesserte Zeitprozessoreinheit, einen verbesserten Analog-Digital-Wandler mit Warteschlange, ein Controller Area Network und ein erweitertes modulares Input-Output-System, das für die heutigen Low-End-Antriebsstranganwendungen wichtig ist.Diese Gerätefamilie ist eine vollständig kompatible Erweiterung der MPC5500-Familie von Freescale.Das Gerät verfügt über eine einzige Speicherhierarchieebene, die aus bis zu 94 KB On-Chip-SRAM und bis zu 1,5 MB internem Flash-Speicher besteht.Außerdem verfügt das Gerät über eine externe Busschnittstelle (EBI) zur „Kalibrierung“.Diese externe Busschnittstelle wurde entwickelt, um die meisten Standardspeicher zu unterstützen, die mit den MPC5xx- und MPC55xx-Familien verwendet werden.
• Betriebsparameter
— Vollständig statischer Betrieb, 0 MHz– 80 MHz (plus 2 % Frequenzmodulation – 82 MHz)
— Betriebsbereich Sperrschichttemperatur –40 ℃ bis 150 ℃
— Low-Power-Design
– Weniger als 400 mW Verlustleistung (nominal)
– Entwickelt für die dynamische Energieverwaltung von Core und Peripheriegeräten
– Softwaregesteuertes Clock-Gating von Peripheriegeräten
– Low-Power-Stop-Modus, bei dem alle Uhren gestoppt sind
— Hergestellt im 90-nm-Prozess
— 1,2 V interne Logik
— Einzelne Stromversorgung mit 5,0 V -10 %/+5 % (4,5 V bis 5,25 V) mit internem Regler zur Bereitstellung von 3,3 V und 1,2 V für den Kern
— Eingangs- und Ausgangsstifte mit einem Bereich von 5,0 V -10 %/+5 % (4,5 V bis 5,25 V).
– 35 %/65 % VDDE CMOS Schaltpegel (mit Hysterese)
– Wählbare Hysterese
– Wählbare Slew-Rate-Steuerung
— Nexus-Pins mit 3,3-V-Versorgung
— Entwickelt mit EMI-Reduktionstechniken
– Phasenregelkreis
– Frequenzmodulation der Systemtaktfrequenz
– Bypass-Kapazität auf dem Chip
– Wählbare Anstiegsgeschwindigkeit und Antriebsstärke
• Leistungsstarker e200z335-Core-Prozessor
— 32-Bit Power Architecture Book E Programmiermodell
— Verbesserungen bei der Kodierung mit variabler Länge
– Ermöglicht die optionale Codierung des Power Architecture-Befehlssatzes in gemischten 16- und 32-Bit-Befehlen
– Führt zu einer kleineren Codegröße
— Einzelausgabe, 32-Bit-CPU mit Power-Architecture-Technologie
— In-Order-Ausführung und Stilllegung
— Präzise Ausnahmebehandlung
— Filialverarbeitungseinheit
– Dedizierter Zweigadressen-Berechnungsaddierer
– Verzweigungsbeschleunigung unter Verwendung des Verzweigungs-Lookahead-Anweisungspuffers
— Lade-/Speichereinheit
– Ein-Zyklus-Ladelatenz
– Vollständig verrohrt
– Big- und Little-Endian-Unterstützung
– Falsch ausgerichtete Zugangsunterstützung
– Null Last-zu-Nutzung-Pipeline-Blasen
— Zweiunddreißig 64-Bit-Universalregister (GPRs)
— Memory Management Unit (MMU) mit voll assoziativem Übersetzungs-Look-Aside-Puffer (TLB) mit 16 Einträgen
— Separater Befehlsbus und Lade-/Speicherbus
— Vectored Interrupt-Unterstützung
— Interrupt-Latenzzeit < 120 ns bei 80 MHz (gemessen von der Interrupt-Anfrage bis zur Ausführung der ersten Anweisung des Interrupt-Exception-Handlers)
